図研がSEMICON Japan 2024でチップレット集積半導体開発ソリューションを展示、Synopsys社やAnsys社との協調で新たな開発環境を提供

text: XEXEQ編集部
（記事は執筆時の情報に基づいており、現在では異なる場合があります）

PR TIMES より

記事の要約

図研がSEMICON Japan 2024にチップレット集積半導体開発ソリューションを出展
ADISゾーンにて、Synopsys社やAnsys社と協調したソリューションを展示
3D-IC設計・解析をターゲットにした総合的な開発環境を提供

図研のチップレット集積半導体開発のソリューション提案

図研は半導体開発の技術革新を目指し、2024年12月11日から13日に東京ビッグサイトで開催されるSEM ICON Japan 2024への出展を発表した。図研はADISゾーンに出展し、Synopsys社やAnsys社と協力して3D-ICやチップレット、先端半導体パッケージの設計支援ソリューションを展示することになった。^[1]

半導体開発は配線微細化の限界やコストの問題から、モノリシックなSoCからチップレットや3D-ICといったヘテロジニアスインテグレーションへの移行が進められている。図研はこの変化に対応するため、Synopsys社の3DIC CompilerとCR-8000 Design Forceをシームレスに連携させた設計フローをサポートする機能を開発中である。

また、図研はイベント期間中にチップレットや3D-IC、先端半導体パッケージの設計支援に関するセミナーを開催する予定だ。12月12日には図研専務執行役員CTOの仮屋和浩氏がADISのパネルディスカッションに登壇し、設計現場の最前線について議論を展開することになっている。

SEMICON Japan 2024出展概要

項目	詳細
開催日時	2024年12月11日～13日 10:00～17:00
会場	東京ビッグサイト東1～8ホール
小間情報	ADIS内：東2ホール 2822・2823、未来COLLEGE内：東7ホール 7920
入場料	事前来場登録で無料（セミナーは一部有料）
主催	SEMIジャパン

ヘテロジニアスインテグレーションについて

ヘテロジニアスインテグレーションとは、異種のチップを集積する技術のことを指しており、主な特徴として以下のような点が挙げられる。

異なる製造プロセスで作られたチップを組み合わせることが可能
配線微細化の技術的限界を克服できる
開発・製造コストの最適化を実現できる

半導体業界では、モノリシックなSoCから、チップレットや3D-ICといったヘテロジニアスインテグレーションへの移行が進められている。この技術は自動車業界をはじめとしたさまざまな業界において、より独自性のある高性能な半導体開発を可能にすることが期待されている。

チップレット集積半導体開発に関する考察

図研がSynopsys社やAnsys社と協調して開発する新たな設計環境は、半導体開発の課題解決に大きな影響を与える可能性が高い。特にチップ間やインターポーザ、パッケージまで含めたシステム全体の最適化が可能になることで、開発効率の向上と歩留まりの改善が期待できるだろう。

今後の課題として、異なるベンダー間でのツール連携やデータ互換性の確保が挙げられる。設計フローの標準化やツール間のシームレスな連携を実現するためには、業界全体での取り組みが必要になってくるだろう。

チップレット技術の進化に伴い、より柔軟な半導体設計が可能になることが期待される。特に自動車業界などでの採用が進むことで、業界固有の要求に応じたカスタマイズ性の高い半導体開発が実現できるようになるだろう。

参考サイト

^ PR TIMES. 「図研、SEMICON Japan 2024でチップレット集積半導体開発を見据えたソリューションを提案 | 株式会社図研のプレスリリース」. https://prtimes.jp/main/html/rd/p/000000021.000075658.html, (参照 24-11-27).

※上記コンテンツはAIで確認しておりますが、間違い等ある場合はコメントよりご連絡いただけますと幸いです。