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公開：2025-05-15

ケイデンス、インテル18A/18A-P向け設計IPポートフォリオを拡充、AI/HPC開発加速

text: XEXEQ編集部
（記事は執筆時の情報に基づいており、現在では異なる場合があります）

記事の要約

• ケイデンスがインテル18A/18A-Pテクノロジー向け設計IPポートフォリオを拡充
• AI/ML、HPC、モビリティ向けアプリケーションの開発を加速
• Intel Foundry社との協業により、PPA効率化と市場投入時間の短縮を実現

ケイデンス、インテル18A/18A-Pテクノロジー向け設計IPポートフォリオを拡充

ケイデンスは2025年4月29日（米国時間）、インテル18Aおよびインテル18A-Pテクノロジー向けに最適化された設計IPポートフォリオを大幅に拡充したことを発表した。この拡充により、AI、HPC、モビリティアプリケーションの開発が加速されるのだ。

具体的には、Universal Accelerator Link(UALink)、Ultra Ethernet、DDR5、UCIe 1.1 48Gなど、最新の規格に対応したSerDesやインターフェースIPが追加された。これにより、顧客はインテル18A/18A-Pノードの革新的な機能をフル活用したSoC設計が可能になる。

さらに、Cadence CerebrusR Intelligent Chip ExplorerなどのAI主導のEDAソリューションもインテル18AノードPDKに認定され、最適化されたPPAを提供する。これにより、設計期間の短縮と開発コストの削減に貢献するのだ。

Intel Foundry社との戦略的パートナーシップを通じて、EMIBおよびEMIB-Tテクノロジー向けアドバンストパッケージ設計リファレンスフローも共同開発された。複雑なマルチチップレットアーキテクチャの統合が容易になり、設計サイクルの短縮に繋がる。

ケイデンスとインテルファウンドリーの協業による設計IPポートフォリオ拡充

ケイデンス公式サイト

インテル18A/18A-Pテクノロジーについて

インテル18A/18A-Pテクノロジーは、RibbonFET GAAトランジスタとPowerVia BSPDNを採用した先端プロセスノードだ。これにより、従来よりも優れた電力効率、性能、面積効率を実現している。

• RibbonFET GAAトランジスタ：ゲート周囲に電極が配置されたトランジスタ構造
• PowerVia BSPDN：裏面電源供給ネットワーク
• PPA：電力、性能、面積

これらの技術により、AI/ML、HPC、モビリティアプリケーション向けの高性能SoC設計が可能になるのだ。

インテル18A/18A-Pテクノロジー向け設計IPポートフォリオ拡充に関する考察

今回のケイデンスによるインテル18A/18A-Pテクノロジー向け設計IPポートフォリオの拡充は、AI、HPC、モビリティ分野におけるSoC開発の加速に大きく貢献するだろう。幅広いIPオプションと最適化されたEDAツールにより、開発者は設計期間の短縮とコスト削減を実現できるのだ。

しかし、今後、インテル18A/18A-Pテクノロジーの普及に伴い、設計IPの需要増加による供給不足や、複雑な設計フローの習得に課題が生じる可能性がある。ケイデンスは、これらの問題に対応するため、技術サポート体制の強化や設計ツールの使いやすさの向上に努める必要があるだろう。

さらに、将来は、より高度なパッケージング技術や、新たな通信規格に対応したIPの追加が期待される。また、設計の自動化やAIを活用した設計支援機能の強化も重要となるだろう。ケイデンスには、顧客のニーズを的確に捉え、継続的なイノベーションを提供し続けてほしい。

参考サイト

1. ^ PR TIMES. 「ケイデンス、インテル18A およびインテル18A-P テクノロジーに最適化したデザイン IP ポートフォリオを拡充 | ?本ケイデンス・デザイン・システムズ社のプレスリリース」. https://prtimes.jp/main/html/rd/p/000000007.000157775.html, (参照 25-05-15).
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2. Intel. https://www.intel.co.jp/content/www/jp/ja/homepage.html

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