AI

エーアイ

公開：2025-05-13

ケイデンスとTSMCがAI・3D-ICチップ設計ソリューションを発表、先端ノード向け設計を加速

text: XEXEQ編集部
（記事は執筆時の情報に基づいており、現在では異なる場合があります）

記事の要約

• ケイデンスとTSMCがAIおよび3D-ICチップ設計を推進する協業を発表
• TSMCのN2P、A16、N3プロセスノード向け設計ソリューションが認定済み
• 3D-IC設計、パッケージング、システム解析のソリューション提供

ケイデンスとTSMCの協業発表

ケイデンスは2025年5月12日、TSMCとの協業強化を発表した。認証された設計フロー、シリコン実証済みのIP、継続的な技術協力を通じて、3D-ICおよび先端ノードにおける設計からシリコンまでの時間を短縮するのだ。

この協業は、TSMCのN2P、N5、N3プロセスノード向けIPの提供を継続し、AI主導型設計ソリューションを提供し続けることを含む。TSMC N2PおよびA16テクノロジー向けの認証ツールとフローも網羅し、TSMC 3DFabric®設計とパッケージングのサポートを拡張する。

さらに、新たに発表されたTSMC N3Cテクノロジー認証も拡張していく予定だ。ケイデンスはTSMCの先進的なN2PおよびA16プロセステクノロジー向けの認定ツールと最適化されたIPにより、AIチップ設計のイノベーションを推進している。

また、TSMC N5AおよびN3Aプロセス向けに認証されたIPにより、車載半導体の進化を加速させている。3DFabric®向けのチップレット設計、パッケージング、システム解析を含めた完全なソリューションも提供するのだ。

ケイデンスとTSMCの協業内容

ケイデンス公式サイト

3D-IC設計におけるケイデンスのソリューション

ケイデンスは、TSMC 3DFabric®向けのチップレット設計、パッケージング、システム解析を含めた完全なソリューションを提供する唯一のプロバイダーだ。これは、AIトレーニング市場の需要に対応するため、設計IPポートフォリオを拡大していることによる。

• Universal Chiplet Express (UCIe) 16G N3Pソリューション
• N5/N4PのHBM3E 9.6GおよびN3PのプレシリコンHBM3E 10.4Gを含む3D-IC設計用のTSMC 9000認証のIP
• Cadence Integrity 3D-ICプラットフォーム

Cadence Integrity 3D-ICプラットフォームは、3Dblox用リファレンス・フローによる結果品質（QoR）の向上と3DICフルフローQCのサポートを強化し、静的タイミング、パワーIR、熱に至るまでの全体的な最適化、チップ・パッケージ協調設計、高度なマルチフィジックス収束解析を可能にする。

ケイデンスとTSMCの協業に関する考察

ケイデンスとTSMCの協業は、AIチップや3D-ICの設計開発を加速させる上で大きな意義を持つ。両社の技術とノウハウを組み合わせることで、顧客は設計期間の短縮と性能向上を実現できるだろう。しかし、先端技術ゆえに、設計の複雑性やコスト増加といった課題も予想される。

今後、より高度なAIチップや3D-ICの開発において、設計ツールの更なる進化や、設計者育成の重要性が増すだろう。また、設計プロセスにおけるセキュリティ対策の強化も必要不可欠となる。ケイデンスとTSMCは、これらの課題への対応策を積極的に提示していく必要がある。

将来的には、より容易に利用できる設計ツールや、設計プロセス全体を自動化する技術の開発が期待される。また、異なるプロセスノードやアーキテクチャへの対応も重要となるだろう。両社の継続的な技術革新によって、半導体業界全体の進歩に貢献してほしい。

参考サイト

1. ^ PR TIMES. 「ケイデンスとTSMCはAIおよび3D-ICチップ設計を推進、TSMC A16およびN2Pプロセステクノロジー向けの設計ソリューションが認定済み | ⽇本ケイデンス・デザイン・システムズ社のプレスリリース」. https://prtimes.jp/main/html/rd/p/000000006.000157775.html, (参照 25-05-13).
2484
2. TSMC. https://www.tsmc.com/japanese

※上記コンテンツはAIで確認しておりますが、間違い等ある場合はコメントよりご連絡いただけますと幸いです。

「AI」に関するコラム一覧「AI」に関するニュース一覧